Die DRAM-Timing , die innerhalb eines Systems BIOS geändert werden können die Anzahl der tatsächlichen Speicher Taktzyklen (die Hälfte der markierten Taktrate des Speichers ) , bevor der Speicher führt spezifische Maßnahmen . Je niedriger das Timing , desto schneller ist die Reaktionszeit von Ihrem Gedächtnis, Beschleunigung Ihres Systems in den Prozess. Jeder der vier Zahlen repräsentiert eine andere Einstellung , um vom ersten bis zum letzten : RAS to CAS Delay, RAS Precharge , Aktiv, um Verzögerung und Row Active Time vorzuladen. Timing- Einstellungen können nur so weit wie die niedrigste Einstellung , mit der Ihr Motherboard hergestellt zu laufen abgesenkt werden. RAS to CAS Delay-

Die erste Zahl in der Reihe vier DRAM-Timing -Sequenz ist die RAS to CAS Delay- . Die Daten im Speicher des Systems wird in einer Matrix von Zahlen aus Zeilen und Spalten angeordnet. Um die Daten im Speicher zuzugreifen , muss das System zuerst die Zeile, in der sich die Daten befinden und dann die Spalte. Das erste Signal , das Row Address Strobe ( RAS) , gesendet wird , um die Zeile zu aktivieren, und dann das zweite Signal , das Spaltenadreß-Strobe- (CAS) , gesendet wird , um die Spalte zu aktivieren, auf die Daten zuzugreifen . Die Zeit zwischen den beiden Signalen ist die RAS to CAS Delay, die im Falle des Timing 9-9-9-24 Beispiel ist neun Taktzyklen .
RAS Precharge

die zweite Zahl in der Folge ist die RAS Precharge . Sobald die gespeicherten Daten zugegriffen wird, muss das System schließen die Daten für die Zeile , um einen weiteren Zugang Befehl der Zeile des nächsten Teil der Daten zu senden. Die RAS Precharge ist die Verzögerung zwischen dem Befehl , um die Zeile in Erwartung des nächsten Zugriffsbefehls zu schließen und dem tatsächlichen Verschluss der Reihe - die Zeit, die zwischen Deaktivieren des Zugriffs auf eine Zeile von Daten und den Beginn des Zugriffs auf ein anderes Datenzeile . Im Beispiel zeitliche Abfolge , würde dies neun Taktzyklen .
Active auf Verzögerung

Nach dem Zugriff auf eine Speicherstelle Vorladung , gibt es eine kleine Verzögerung, bevor das System kann auf die nächste Position . Diese Verzögerung ist das Active to Precharge Delay , die dritte Zahl in die zeitliche Abfolge ( neun Taktzyklen in der 9-9-9-24 Sequenz). Bis diese Verzögerung windet sich , kann eine zusätzliche Vorladebefehl nicht eingeleitet werden, die den Zugang zu dem Speicher in den Prozess.
Row Active Time

Die endgültige Zahl der in 9 -9-9-24 zeitliche Abfolge ist die Row Active Time des Speichermoduls . Die Reihe Aktive Zeit repräsentiert die Zeitverzögerung zwischen dem Moment, ein Stück von Daten angefordert wird , und dem Punkt, an dem die Daten Zeile zugegriffen wird. Dies ermöglicht die Öffnung der Zeile in Vorbereitung für den Zugriff auf die Daten innerhalb von einem Row Address Strobe und Column Address Strobe enthalten . Dieser Prozess beginnt den Datenzugriff Verfahren entweder zum Lesen oder Schreiben auf dem DRAM-Modul .