-- Master-Slave-Flip-Flop mit Taktaktivierung

Bibliothek IEEE;

verwenden Sie ieee.std_logic_1164.all;

Entität master_slave_ff ist

Hafen (

clk:in std_logic;

ce:in std_logic;

d:in std_logic;

q:aus std_logic

);

Ende master_slave_ff;

Architektur RTL von master_slave_ff ist

signal q_master :std_logic :='0';

beginnen

Prozess(clk, ce)

beginnen

wenn steigende_Flanke(clk), dann

wenn ce ='1' dann

q_master <=d;

Ende, wenn;

Ende, wenn;

Prozess beenden;

Prozess(clk)

beginnen

wenn steigende_Flanke(clk), dann

q <=q_master;

Ende, wenn;

Prozess beenden;

Ende RTL;

„