-- Definieren Sie die Entität des 5-Bit-Schieberegisters

Entität shift_register_5bit ist

Hafen (

clk:in std_logic; -- Taktsignal

zurücksetzen:in std_logic; -- Signal zurücksetzen

data_in:in std_logic; -- Eingabedaten

data_out:out std_logic – Ausgabedaten

);

Endentität shift_register_5bit;

-- Definieren Sie die Architektur des 5-Bit-Schieberegisters

Architektur Verhalten von shift_register_5bit ist

-- Definieren Sie die internen Register

Signal reg1, reg2, reg3, reg4, reg5:std_logic:='0';

beginnen

-- Implementierung des Schieberegisters

Prozess (clk, reset)

beginnen

if (reset ='1') dann

-- Alle Register auf Null zurücksetzen

reg1 <='0';

reg2 <='0';

reg3 <='0';

reg4 <='0';

reg5 <='0';

elsif (clk'event und clk ='1') dann

-- Verschieben Sie die Daten

reg5 <=reg4;

reg4 <=reg3;

reg3 <=reg2;

reg2 <=reg1;

reg1 <=data_in;

Ende, wenn;

Prozess beenden;

-- Ordnen Sie die Ausgabedaten zu

data_out <=reg5;

Ende Architektur Verhalten;

„